2013/07
Verilog HDL 문법 (컴파일러 지시어, 조건문, 다중 분기, 반복문)
+ 컴파일러 지시어 ' 형식으로 사용한다. `define 과 `include 와 `timescale 이 있다. define은 텍스트 매크로를 정의하는 용도로 사용하며, `include는 다른 verilog 소스 파일을 현재 소스 파일에 추가하는 용도로 사용한다. 일반적으로 헤더파일을 포함시키는데 사용한다. `timescale 은 모듈의 참조 시간 단위를 지정한다. `timescale / 형식으로 사용하며, 시간 단위는 시간 측정 단위이며, 시간 정밀도는 시뮬레이션에서 반올림된 지연의 정확도를 나타낸다. * 예시 `define SIZE 10 // `SIZE 를 10으로 사용 `define END $stop // `END 를 $stop 으로 사용 `include headers.h `timescale 150n..
Verilog HDL 문법 (키워드, 식별자, 숫자)
+ Verilog HDL의 특징 및 규약 베릴로그는 전체적으로 C 문법과 유사한 편이다. 문자는 대문자와 소문자를 구별(case sensitive)하며, 키워드는 반드시 소문자로 사용해야한다. 한 문장은 반드시 세미콜론(;) 으로 끝난다. (begin, end 등은 예외) + 키워드 (Keyword) 언어 구조를 정의하기 위해 사전에 예약된 식별자를 말한다. 키워드는 변수(variable)나 식별자(identifier)로 사용하지 않도록 한다. 키워드들은 아래와 같으며, 일반적으로 컴파일러가 예약어들을 파란색으로 표시해줄 것이다. always and assign begin buf bufif0 bufif1 case casex casez cmos deassign default defparam disable ..